直角/差分(Fen)/蛇形，三[San]種特[Te]殊的PCB走線技巧(Qiao)

布線[Xian]（Layout）是PCB設計工(Gong)程師最基本的[De]工作技能之一。走線(Xian)的好壞将[Jiang]直接影響到整(Zheng)個系統的性能(Neng)，大(Da)多數高速(Su)的設計理論也要最終經過Layout得以實現并驗[Yan]證，由此可見，布線在[Zai]高速(Su)PCB設計中是(Shi)至關重要(Yao)的。下面将針對實際(Ji)布線中可能遇(Yu)到的一些情況[Kuang]，分析其合(He)理性，并給出一些比較優化的走線策略(Lue)。

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主要從直角走線，差[Cha]分走線，蛇形線等三[San]個方面來闡述。

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1．直角走線

直角走線一般是PCB布線中要求盡量避免[Mian]的情況(Kuang)，也幾乎(Hu)成為(Wei)衡量布線好壞(Huai)的标準之[Zhi]一，那麼直角走(Zou)線究竟會對信(Xin)号傳輸産生多[Duo]大的影響呢？從原(Yuan)理上說，直角走線會使傳輸[Shu]線的線寬發生(Sheng)變化，造(Zao)成阻抗的不連續(Xu)。其實不光是直角走(Zou)線，頓角，銳角走線都可能會造成阻抗變化的情況。

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直角走線的對信号的影響就(Jiu)是主(Zhu)要體現在(Zai)三個方面：

一是拐(Guai)角可以[Yi]等效為傳[Chuan]輸線上的[De]容性負載，減緩上升時間；
二是阻抗不(Bu)連(Lian)續會造成信号的反射[She]；
三是直角尖端産生的EMI。

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傳輸線的直角帶來的寄(Ji)生電容可以由下面這個經驗公式來(Lai)計算：

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C=61W(Er)1/2/Z0

在上式中(Zhong)，C就[Jiu]是指拐角的等[Deng]效電容(Rong)（單位：pF），W指(Zhi)走線的寬度（單(Dan)位：inch），εr指介質的介(Jie)電常數，Z0就是傳[Chuan]輸線的特征阻抗。舉[Ju]個例子，對于一[Yi]個4Mils的50歐姆傳輸線（εr為4.3）來說[Shuo]，一個直角帶來(Lai)的電容量大概[Gai]為0.0101pF，進而[Er]可[Ke]以估[Gu]算由此引起的(De)上升時間變化量：

T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps

通過計(Ji)算可以看[Kan]出，直角走線帶來的電容效應是極其微小的(De)。

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由于(Yu)直角走線的[De]線[Xian]寬增加，該處的[De]阻抗[Kang]将[Jiang]減小，于是會産生一定的信号反射現象，我們[Men]可以根[Gen]據傳輸線章節中提到的[De]阻(Zu)抗計算公式來算(Suan)出線寬增加後(Hou)的等效阻抗，然後根據經驗公(Gong)式計算反射系[Xi]數：

ρ=(Zs-Z0)/(Zs+Z0)

一(Yi)般直角走線導緻的阻抗變化(Hua)在7%-20%之[Zhi]間，因而反射(She)系數[Shu]最大為0.1左右。而且，從下(Xia)圖可以看到，在[Zai]W/2線長[Zhang]的時間内(Nei)傳輸線阻抗變化[Hua]到最小，再經過W/2時(Shi)間又恢複到正(Zheng)常的阻抗，整個發生阻抗(Kang)變化(Hua)的時間極[Ji]短，往往在10ps之内[Nei]，這樣快而且[Qie]微小的變化對一[Yi]般的信号傳輸(Shu)來說幾乎是可以忽略的(De)。

很多人對直角[Jiao]走線都[Dou]有這樣的理解，認為尖端[Duan]容易發射或接收電[Dian]磁波(Bo)，産生EMI，這也成為許(Xu)多人(Ren)認(Ren)為不能直角走線的理由之一。然而很多實際測試的結果顯示，直角走線并不會比直線産生很明顯的EMI。也許目前的儀器性能，測(Ce)試水平制約了測試的精确性(Xing)，但至(Zhi)少說明了一個(Ge)問題，直角走線的輻(Fu)射[She]已經小于儀器本(Ben)身的測量誤差。

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總的[De]說來，直角走線并不是想[Xiang]象中的那麼可怕。至少在GHz以下的應[Ying]用中，其産生(Sheng)的任何諸如電容，反射(She)，EMI等效[Xiao]應在TDR測試中(Zhong)幾乎體(Ti)現(Xian)不出來，高速PCB設計工程師的重點還是(Shi)應該[Gai]放在布局，電源(Yuan)/地設計，走線設計，過孔等其他方面。當然，盡管[Guan]直角走線帶來的影響不是(Shi)很[Hen]嚴重(Zhong)，但并不是(Shi)說(Shuo)我們以(Yi)後都(Dou)可[Ke]以走直角線[Xian]，注意細節是每個優[You]秀[Xiu]工程師(Shi)必備的基本素[Su]質，而且，随着數字電路的飛速發展，PCB工程師處理的信号頻率也會不斷提高，到10GHz以上的RF設計領域(Yu)，這些小(Xiao)小的直角都可(Ke)能成為高(Gao)速問題(Ti)的重[Zhong]點對象。

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2．差[Cha]分走線

差分信号（DifferentialSignal）在高速電路(Lu)設計中的應用(Yong)越來越廣泛，電路中[Zhong]最關鍵的(De)信号往往都要采用差分結構[Gou]設計，什麼另它這麼倍受青睐呢？在PCB設計中又如何能保證其[Qi]良[Liang]好的性能呢(Ne)？帶着這兩個問題，我們進[Jin]行下一部分的讨論[Lun]。

何為差分[Fen]信号？通俗(Su)地說[Shuo]，就是(Shi)驅動端發(Fa)送兩個等值、反相的信号，接收端通過比較這兩個電壓的差值來判斷邏輯狀态[Tai]"0"還是"1"。而承載差分信号的那一對走線就(Jiu)稱為差分走線。

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差分信[Xin]号和普通的單端(Duan)信号走線相比，最明[Ming]顯的優勢體現在以(Yi)下三個方面(Mian)：

a.抗幹擾能力強[Qiang]，因為兩根差分走線之間的耦合很[Hen]好，當外界存在噪聲幹擾時，幾乎是同[Tong]時被耦合到兩條線(Xian)上，而接收端關(Guan)心的隻是兩(Liang)信(Xin)号的差值[Zhi]，所以外[Wai]界的共模噪聲可(Ke)以被(Bei)完全抵消。

b.能有效抑制EMI，同[Tong]樣的道理，由于兩根(Gen)信号[Hao]的極性相反[Fan]，他們對外輻[Fu]射的電磁[Ci]場[Chang]可以相互抵[Di]消，耦合的越緊密，洩放到外界(Jie)的電磁能量越少。

c.時序定位精确，由(You)于差分信号的開(Kai)關(Guan)變化(Hua)是(Shi)位于兩個信号的交點[Dian]，而[Er]不像普通單[Dan]端信号依靠高低兩個阈值電壓判斷，因而受工藝，溫度的(De)影響小，能降低時(Shi)序上的誤差[Cha]，同時(Shi)也更适合于低幅度信号的電路。目前流行(Hang)的(De)LVDS（lowvoltagedifferentialsignaling）就是指(Zhi)這種小振幅差分[Fen]信号技術。

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對于PCB工程師來說，最(Zui)關注的還是如何确保在實[Shi]際走線(Xian)中(Zhong)能完(Wan)全發[Fa]揮差分(Fen)走線的這些[Xie]優勢。也許隻[Zhi]要是接觸過Layout的人[Ren]都會了[Le]解差分走線的一[Yi]般要[Yao]求，那就是"等長、等距"。等長是為(Wei)了保證兩個差分信号[Hao]時刻保持相(Xiang)反極性，減少共模分量；等(Deng)距則主要是為了保證兩者差(Cha)分阻抗[Kang]一緻，減少反[Fan]射。"盡量靠近(Jin)原則"有[You]時候也是差分走線(Xian)的要求之[Zhi]一。但(Dan)所有這些規則都不是用來生搬硬套的，不少[Shao]工程師似乎還[Hai]不(Bu)了(Le)解高速差(Cha)分信(Xin)号傳輸的(De)本質。

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