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行業新聞

PCB設計常見誤區

發(fā)布時間:2020-10-24點擊數:載入中...

誤區一:這(zhè)PCB闆的設計要求不高,就用細一點的線(xiàn)和自動布吧

??點評:自動布(bù)線必(bì)然要占用更大的(de)PCB面積(jī),同時産生比手動布線多好多(duō)倍的過孔,在批量(liàng)很大的産品(pǐn)中,PCB廠家降價所考慮的(de)因素除(chú)了商務因素外,就是線寬和過孔數量,它們分别影響到PCB的成(chéng)品(pǐn)率和鑽頭的消耗數量,節約(yuē)了供應商的成本,也就給降價(jià)找到了理由。

誤區二:這些總線信号都(dōu)用電阻拉一下,感覺放心些。

??點評:信号需要上下拉的(de)原因很多(duō),但也不是個個都要(yào)拉。上下拉電阻拉一個單純的輸(shū)入信号,電流也就(jiù)幾十微安(ān)以下,但(dàn)拉一個被驅動了的信号,其電流将達毫安級,現在的(de)系統常常是地址數(shù)據各(gè)32位,可能還有244/245隔離後的總線及其它(tā)信号,都上拉的話,幾(jǐ)瓦的功耗就耗在這些電阻上(shàng)了。

誤區三:CPU和FPGA的這些不用的I/O口(kǒu)怎麼處理呢?先讓它空着吧,以後再說。

??點(diǎn)評:不用的I/O口如果懸空的話,受(shòu)外界的(de)一點點幹擾就可能成為反複振蕩的輸入(rù)信号了,而MOS器件的功(gōng)耗基本取決于門電路的(de)翻轉次數。如果把它上拉(lā)的話,每個引腳也會有微安級的電流,所以建議的辦法是設成輸出(當(dāng)然(rán)外面不能接其它(tā)有驅動的信号)

誤區四:這款FPGA還剩這麼多門用不完,可盡情發揮吧

??點評:FGPA的功耗與被使用的(de)觸發器數量及其翻轉次數成正比,所以同一(yī)型号的FPGA在(zài)不(bú)同電路不同時刻的功耗可能相(xiàng)差100倍。盡量減少高速翻轉的觸發器數量是降低FPGA功耗的根本方法。

PCB設計的(de)常見誤區(qū).jpg

誤區五:這些小芯片(piàn)的功耗都很低,不用考慮

??點評:對于内部不太複雜的芯片功耗是很難确定的,它主要(yào)由引(yǐn)腳上的電流确定,一個ABT16244,沒有負(fù)載的話(huà)耗電大概不到1毫安,但(dàn)它的(de)指标是每個腳可(kě)驅動60毫安的負載(如匹配幾十歐姆的(de)電阻),即滿負荷(hé)的功耗至(zhì)大可達60*16=960mA,當然隻是電(diàn)源電流(liú)這麼大,熱量都落到負載身上了。


誤區六:存儲器有這麼多控制信号(hào),我這塊闆子隻需要用OE和WE信号(hào)就可(kě)以了,片選就接(jiē)地吧,這樣讀操作(zuò)時數據出來得快多了(le)。


??點評:大部分存儲器的功耗在片選(xuǎn)有效時(不論OE和WE如何)将比片選無效時大100倍以上,所以應盡可能使用CS來控制芯片,并且(qiě)在滿足其它要求(qiú)的(de)情況下盡可能(néng)縮(suō)短片選脈沖的寬度。

誤區七:這些信号怎麼都有過沖啊?隻要匹配得好,就可消除了(le)

??點評:除了少數特定信号外(如100BASE-T、CML),都是有(yǒu)過沖的,隻要不是很大,并不一定都(dōu)需要匹(pǐ)配,即使匹(pǐ)配也(yě)并非要匹配得合适。象TTL的輸出(chū)阻(zǔ)抗不到50歐姆,有(yǒu)的甚至20歐姆,如果也用這麼大的匹(pǐ)配(pèi)電阻的話,那電流就非常(cháng)大了,功耗是無法接受的,另外信号(hào)幅度也将小得不(bú)能(néng)用,再(zài)說一般信号在輸出高電(diàn)平和輸出(chū)低電平時的輸出(chū)阻(zǔ)抗并不相同,也沒辦法做到完全匹配。所(suǒ)以對TTL、LVDS、422等信(xìn)号的匹配隻要做(zuò)到(dào)過沖可以接受即可。

誤區八:降(jiàng)低功耗都是硬件人(rén)員的事,與軟件沒關系

??點評:硬件隻是搭個舞(wǔ)台,唱戲的卻是軟件,總線(xiàn)上幾乎每一個芯片的訪問、每一個信号的翻轉差不多都由軟件控制的(de),如果軟件能減(jiǎn)少(shǎo)外存的訪問次數(多使用寄存器變量、多使用内部CACHE等)、及時響應中斷(中(zhōng)斷往往是低電平有效并(bìng)帶有(yǒu)上(shàng)拉電阻)及其它争(zhēng)對具體單闆的特定措施都将對降(jiàng)低功耗作出很大的貢獻(xiàn)。像捷配在(zài)生産制作(zuò)之前,會做工程處(chù)理(lǐ),會依工廠生産能力(lì)做調整。




作者:大飛飛(fēi)飛飛飛飛(fēi)

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